#sigma-delta

[proge-blog]

İkinci-Derece Delta-Sigma ADC'nin Equalis SDM Fonksiyonları ile Tasarım ve Analizi

Delta-Sigma Modülatör[1] ve ADC Nedir?

Delta-sigma (ΔΣ; or sigma-delta, ΣΔ) modülasyon analog sinyallerin sayısal sinyallere veya daha yüksek-çözünürlüklü sinyallerin daha-düşük çözünürlüklü sinyallere dönüştürülmesini sağlayan bir yöntemdir.

Dönüşüm ölçülen iki sinyal arasındaki fark olan hata geri-beslemesi kullanılarak yapılır, ve dönüşümü iyileştirmek için kullanılır. Düşük-çözünürlüklü sinyal tipik olarak yüksek-çözünürlüklü sinyalden daha hızlı değişir, ve tamamen veya çok az bir farkla aslına uyacak şekilde yüksek-çözünürlüklü sinyali tekrar elde etmek için filtre edilebilir. Bu teknik dönüştürücüler, frekans sentezleyicilileri, anahtarlamalı-mod güç kaynakları ve motor kontrolörleri gibi modern elektronik cihazlarda kullanımı artmaya başlamıştır.

Hem analog/digital dönüştürücüler (ADC), hem de digital/analog dönüştürücüler delta-sigma modulasyon kullanılabilmektedir. Bir delta-sigma ADC önce delta-sigma modülasyon kullanarak analog sinyali çözümler, daha sonra yüksek-çözünürlüklü digital çıkış oluşturmak üzere digital filtre uygular. Diğer taraftan, bir sigma-delta DAC yüksek-çözünürlüklü digital sinyali düşük-çözünürlüklü analog sinyale dönüştür, ve bir analog filtre ile düzeltir. Her iki durumda da, geçici olarak düşük-çözünürlüklü sinyalin kullanımı devreyi basitleştirir ve verimi iyileştirir.

Tasarıma Genel Bakış[2]

Şekil-1 Sigma-Delta ADC genel görünümü

İlk seviye desimasyon (kırım) filtresi bir sinc3filtresidir ve bir kademeli tarak filtre kullanılarak verimli bir şekilde oluşturulabilir. Bir Linciderece Δ-Σ ADC için sinc filtresinin optimal derecesi L+1 dir. Böylece bu ADC için 3. derece bir sinc filtresine ihtiyaç vardır. Sinc fitrenin çıkışı 256 katsayısı ile kırılır. Bu çıkış iki desimasyon filtresi ile filtre edilir. İki desimasyon filtresi (her biri 2 katsayısı ile kırar) tarafından takip edilen bir sinc filtresi kullanımının son digital çıkışı elde etmek için en iyi yöntem olduğu kanıtlanmıştır. Δ-Σ ADC uygulamalarının çoğu lineer faz karakteristiğine sahip desimasyon filtreleri gerektirir. Böylece burada simetrik FIR filtreleri kullanılmıştır.

Şekil-2’de İkinci-Derece Sigma-Delta Modülator bloğu içeriği gösterilmiştir. Ayrıca bu blok kapasitör, termal ve clock jitter kaynaklı gürültüleri de içerir. Clock jitter [3]'e göre oluşturulmuştur.

Şekil-2 İkinci-Derece Sigma-Delta Modülatör

İkinci-Derece Sigma-Delta ADC’nin Tasarım ve Analizi için Kullanılan Eqaulis SDM Fonksiyonları

Equalis SDM fonksiyonları Equalis Communications Systems[4] Modülü ve Signal Processing[5] Modüllerinin bir uzantısıdır.

Simülasyon Fonksiyonları

SineWaveGenerator Sinüsoydal sinyal üretir

SDMErrorCheck Başlangıç parametrelerini test eder

SecondOrderModulator Sigma-Delta Modülatör Modeli, clock jitter dahil

SincCubedFilter Sinc3 Digital desimasyon filtresi

DecimationFilter Halfband filtre ve 2 katsayılı desimasyon filtresi

Filtre Tasarım Fonksiyonları

HalfbandFilter Scilab remez algoritması[6] kullanarak DecimationFilter parametrelerini tahmin eder

Analiz Fonksiyonları

computeDR Dinamik aralığı hesaplar

computeENOB Etkin bit sayısını hesaplar

computeSFDR Yapay serbest dinamik aralığı hesaplar

computeSNR Sinyal-Gürültü oranını hesaplar

TheoreticalSNR Teorik olarak tahmin edilen Sinyal-Gürültü oranını hesaplar

computeTHD Toplam harmonik bozulmayı hesaplar

HodieWindow FFTmagnitude için Hodie Penceresi oluşturur

FFTmagnitude Hodie Penceresi kullanarak FFT alır

TimeDomainPlot Zaman-domeni çizimlerini yapar

FreqDomainPlot Frekans-domeni çizimlerini yapar

Eqaulis SDM Fonksiyonları Tasarım ve Analiz

Bu örnekte aşağıdaki başlangıç parametreleri kullanılmıştır

ReadFromFile = %f;// Modulator vektorunu disaridan almak icin bu parametreyi %t yapin Resolution = 2;// Frekans cozunurlugu - Hertz Fs = 256e3;// Modulator ornekleme frekansi Fo = 22;// Giris sinus dalgasi frekansi BW = 125;// Istenilen ADC band genisligi - Hertz NumTaps_1 = 59;// Ilk desimasyon filtresinde kullanilan tap sayisi NumTaps_2 = 59;// Ikinci desimasyon filtresinde kullanilan tap sayisi Vref = 1.25;// Referans voltaj Vsupply = 3.3;// Kaynak voltaji A = Vref / 8.0;// Giris sinus dalgasi genligi Cint = 3e-12;// Modülatördeki integrator kapasitesi degeridir NOISE = %t;// Bu %t ise modulatore gurultu eklenecektir D = (Fs/(2 * BW))/4;// sinc filtresinde kullanilan ara desimasyon filtresi katsayisi D = round(D); N = Fs / Resolution ;// Giris zaman sekansi uzunlugu (2'den herhangi bir usse kadar) N = 2^(round(log2(N)));

Şimdi parametreleri aşağıdaki şekilde test edebiliriz

bOK = SDMErrorCheck(Fs, N, Fo);

Eğer herşey doğru ise giriş sinyalini aşağıdaki şekilde üretebiliriz

SineWave = SineWaveGenerator(2*N, A, Fs, Fo);

Elde edilen sinyal Şelil-3’te gösterilmiştir

Şekil-3 Giriş sinyali

Simülayon işlemi aşağıdaki şekilde yapılır

ModulatorOutput = SecondOrderModulator(SineWave, Vref, Vsupply, Cint, NOISE); SincOutput = SincCubedFilter(ModulatorOutput, D); Decimator_1_Output = DecimationFilter(NumTaps_1, SincOutput); Decimator_2_Output = DecimationFilter(NumTaps_2, Decimator_1_Output);

Şimdi tüm sistemin çıkışlarına sahibiz, geçici kısımları elimine etmek için aşağıdaki şekilde ortada kalan bir veri seti alıyoruz

L = size(SineWave, '*'); SineWave = SineWave(L/4+1 : 3*L/4); L = size(ModulatorOutput, '*'); ModulatorOutput = ModulatorOutput(L/4+1 : 3*L/4) ; L = size(SincOutput, '*'); SincOutput = SincOutput(L/4+1 : 3*L/4) ; L = size(Decimator_1_Output, '*') ; L = 2^(round(log2(L)-0.5)); Decimator_1_Output = Decimator_1_Output(L/4+1 : 3*L/4); L = size(Decimator_2_Output, '*'); L = 2^(round(log2(L)-0.5)); Decimator_2_Output = Decimator_2_Output(L/4+1 : 3*L/4);

Sinyalleri zaman domeninde aşağıdaki şekilde çizdirirebiliriz

TimeDomainPlot(SineWave, Fs, 'b', 1, 4, '', '', '', 'Input'); TimeDomainPlot(SincOutput, Fs/D, 'g', 2, 4, '', '', '', 'Sinc Cubed Filter Output'); TimeDomainPlot(Decimator_1_Output, Fs/(2*D), 'r', 3, 4, '', '', '', 'Decimator 1 Output'); TimeDomainPlot(Decimator_2_Output, Fs/(4*D), 'k', 4, 4, '', '', '', 'Decimator 2 Output');

Şekil-4’te zaman-domeni çizimleri gösterilmiştir

Şekil-4 Zaman-domeninde sinyaller

Frekans-domeninde sinyalleri elde etmek için aşağıdaki şekilde FFT alıyoruz

FreqDomainPlot(ModulatorOutFFT, Vref, Fs, 'b', 1, 4, '', '', '', 'Input'); FreqDomainPlot(SincOutFFT, Vref, Fs/D, 'g', 2, 4, '', '', '', 'Sinc Cubed Filter Output'); FreqDomainPlot(Decimator_1_FFT, Vref, Fs/(2*D), 'r', 3, 4, '', '', '', 'Decimator 1 Output'); FreqDomainPlot(Decimator_2_FFT, Vref, Fs/(4*D), 'k', 4, 4, '', '', '', 'Decimator 2 Output');

Şekil-5’te frekans-domeni çizimleri gösterilmiştir

Şekil-5 Frekans-domeninde sinyaller

Şimdi de sistem performansı ile ilgili bazı parametreleri aşağıdaki şekilde hesaplayabiliriz

ModulatorSNR = ComputeSNR(ModulatorOutFFT, Fs, Fo, BW); ModSimENOB = ComputeENOB(Vref, A, ModulatorSNR); SNRtheory = TheoreticalSNR(Fs, BW); ModTheoryENOB = ComputeENOB(1, 1, SNRtheory); SincSNR = ComputeSNR(SincOutFFT, Fs/D, Fo, 4*BW); SincSimENOB = ComputeENOB(Vref, A, SincSNR); [SincSFDR, SincSFDRmax, SincSFDRmin] = ComputeSFDR(SincOutput); SincTHD = ComputeTHD(SincOutput); Decimator_1_SNR = ComputeSNR(Decimator_1_FFT, Fs/(2*D), Fo, 2*BW); Dec_1_SimENOB = ComputeENOB(Vref, A, Decimator_1_SNR); [Dec_1_SFDR, Dec_1_SFDRmax, Dec_1_SFDRmin] = ComputeSFDR(Decimator_1_Output); Dec_1_THD = ComputeTHD(Decimator_1_Output); Decimator_2_SNR = ComputeSNR(Decimator_2_FFT, Fs/(4*D), Fo, BW); Dec_2_SimENOB = ComputeENOB(Vref, A, Decimator_2_SNR); [Dec_2_SFDR, Dec_2_SFDRmax, Dec_2_SFDRmin] = ComputeSFDR(Decimator_2_Output); Dec_2_THD = ComputeTHD(Decimator_2_Output);

Eğer sonuçlar gereksinimleri karşılıyorsa işlem tamamdır. Aksi halde, parametreler ayarlanarak işlem tekrar edilir.

References

Delta-sigma modulation on Wikipedia

Design of a Second-Order Delta-Sigma Modulator for Use in Biomedical Signal Acquisition by Taraka Neelakant Yerra, Msc Thesis

Modeling Jitter in Continuous-Time Sigma-Delta Modulators by Ahmed Ashry and Hassan Aboushady

Equalis Communications Systems Module

Equalis Signal Processing Module

Scilab help page for function remezb

Design and Simulation of a Second-Order Delta-Sigma ADC with Equalis SDM Capabilities

================================== Proge Consulting Ltd 2013, Tüm Hakları Saklıdır.

[tymkrs]

Delta-Sigma Modulation: PWM vs Sigma-Delta (meaty info ahead)

So we know that a bitstream and low pass filter are two key components of the ADC.  What we don't know however is how the analog signal becomes the digital bitstream.

So per super smart @Rednaxander:

One thing I find kind of neat, is that a PWM modulator and a delta sigma modulator can be implemented very very similarly. Both involve a counter that you increment at rate "X", output a 1 if the counter is greater than threshold "Y",  and both let the counter roll over at a fixed value. The difference is how "X" and "Y" are assigned

For PWM, you always increment the counter by 1, and output high if the counter is above a number that represents the input to the PWM

For delta sigma modulation (DAC delta sigma modulation), you always output high if the counter is greater than 50% of the maximum value (the highest bit is on), and you increment by a number that represents the input to the modulator.

If you want the duty cycle to be 100% for a delta sigma modulator with an 8-bit counter, you increment by 128 every clock cycle. For a duty cycle of 50% you increment by 64 each clock cycle and whenever the the counter is 128 or above, it outputs high, and subtracts 128 from the counter (i.e. resets the high bit).

I asked for clarification: "Wouldn't an 8 bit counter be 255 for 100% duty cycle, not 128?"

And Red said:  Well... depends on how you implement it, but yes, it often would. For an 8-bit counter, and 255 for 100% duty cycle (actually, 99.6% technically), I'd phrase it slightly differently. Doing it that way, your output (high/low) is determined by the carry value (the 9th output bit) coming out of the adder.  I often find myself changing my mind on how I describe it to myself actually... 9-bit counter with the high bit being the output, vs 8-bit counter with the carry-out being the output... either way is the same really...

For ADC, it's similar except that you use the analog equivalent of a counter: An integrator.  And instead of checking if the value is 128 or above, you check if analog output of the integrator is above a voltage threshold (comparator)

You latch the comparator output to synchronize it with a clock you want to run at. And when your output is high from the latched comparator value, you "subtract" from the integrator by feeding it a negative pulse that's added with the input (just like how the delta sigma DAC subtracts 128 when it outputs high)

Another way to put it is:

PWM outputs 1 if counter > threshold, whereas delta-sigma outputs 1 if counter rolls over this cycle (carry value of the adder was 1)

For PWM the counter is always incremented by 1, for delta-sigma the counter is incremented by your input.  Note: With delta sigma and 50% duty cycle, the counter increments by however much is needed to ensure your counter rolls over every second clock cycle. 

I mentioned that I thought it'd be faster for PWM than delta-sigma modulation and Red stated the following:

Both PWM and delta sigma modulation end up modulating the duty cycle, but if they're operating at the same clock rate, delta sigma pulses on and off quicker which gives you lower ripple for the same clock rate.

It's different clock cycles. To get 255 possible values out of PWM, your pwm frequency has to be 1/255 of the clock rate.  So, if you want 8-bit PWM frequency of 100kHz, the counter will be running at 2.55MHz. 

If you run 8-bit delta-sigma's counter at 2.55MHz, the length of time between pulses is much shorter (at 50% duty cycle, the pulses would be at 1.275MHz)

Why is it faster: Well, it's faster because they're operating in different ways. PWM is basically counting out how long to be on and how long to be off. Delta-sigma is instead doing pulses as rapidly as it can while having the ratio of ones and zeros be that which is desired

And Red also already answered it in some of the points he mentioned near the beginning.  PWM increments the counter by 1 each clock cycle, but delta-sigma could increment the counter by 64 (or whatever) depending on duty cycle in the course of a clock cycle.  The threshold for PWM could be 64, and if the threshold for delta sigma was 128, it'd take 64x of PWM counting up by 1 and 2x of delta sigma to get to their respective thresholds.

Whew!

@atdiy/@tymkrs